module CNT4(CLK,Q);()output [3:0] Q; input CLK;reg()Q1 ;()always @(posedge CLK)Q1 = Q1+1 ;assign Q = Q1;()endmodule空格处应该填入: module CNT4(CLK,Q);()output [3:0] Q; input CLK;reg()Q1 ;()always @(posedge CLK)Q1 = Q1+1 ;assign Q = Q1;()endmodule空格处应该填入: A.regB.CLKC.Q1D.[3:0]正确答案:[3:0]