module FDIV0(input CLK, RST,input [3:0] D, output PM, output [3:0] DOUT);reg [3:0] Q1; reg FULL;wire LD;always@(posedge CLK or negedge RST)if(!RST)begin Q1=0; FULL=0; end　else if(LD)begin Q1=D; FULL=1; end　else begin Q1=Q1+1; FULL=0; endassign LD=(Q1==4&#

module FDIV0(input CLK, RST,input [3:0] D, output PM, output [3:0] DOUT);reg [3:0] Q1; reg FULL;wire LD;always@(posedge CLK or negedge RST)if(!RST)begin Q1=0; FULL=0; end　else if(LD)begin Q1=D; FULL=1; end　else begin Q1=Q1+1; FULL=0; endassign LD=(Q1==4’b1111); assign PM=FULL; assign DOUT=Q1;endmodule该模块实现的功能是：

下列说法正确的是（）。A.定时器工作方式2可在计数器计满时自动装入初值

下列说法正确的是（）。A.定时器工作方式2可在计数器计满时自动装入初值
B.定时器工作方式2是16位计数器C.定时器工作方式2是8位计数器，所以相当于增加了一个额外的8位计数器D.定时器工作方式2是13位计数器

正确答案：定时器工作方式2可在计数器计满时自动装入初值