Verilog默认,else与最近的没有else的if相关联。
A.正确B.错误正确答案:正确
高阻态Z可以在电路模块中被信号所传递。
高阻态Z可以在电路模块中被信号所传递。
A.正确B.错误正确答案:错误
双向端口在完成输入功能时,可以不使原来呈输出模式的端口呈高阻态。
双向端口在完成输入功能时,可以不使原来呈输出模式的端口呈高阻态。
A.正确B.错误正确答案:错误
将256个正弦信号数据写入rom模块后,应设计一个几位的二进制计数器,来实现存储器的寻址?
将256个正弦信号数据写入rom模块后,应设计一个几位的二进制计数器,来实现存储器的寻址?
A.7B.8C.9D.256正确答案:8
module FDIV0(input CLK, RST,input [3:0] D, output PM, output [3:0] DOUT);reg [3:0] Q1; reg FULL;wire LD;always@(posedge CLK or negedge RST)if(!RST)begin Q1=0; FULL=0; end else if(LD)begin Q1=D; FULL=1; end else begin Q1=Q1+1; FULL=0; endassign LD=(Q1==4&#
module FDIV0(input CLK, RST,input [3:0] D, output PM, output [3:0] DOUT);reg [3:0] Q1; reg FULL;wire LD;always@(posedge CLK or negedge RST)if(!RST)begin Q1=0; FULL=0; end else if(LD)begin Q1=D; FULL=1; end else begin Q1=Q1+1; FULL=0; endassign LD=(Q1==4’b1111); assign PM=FULL; assign DOUT=Q1;endmodule该模块实现的功能是:
module triBUS4(IN3,IN2,IN1,IN0,ENA,DOUT); input[3:0] IN3,IN2,IN1,IN0 ; input[1:0] ENA; output[3:0] DOUT; reg[3:0]DOUT; always @(ENA, IN0)if(ENA==2’b00)DOUT=IN0;()else DOUT=4’hz; always @(ENA, IN1)if(ENA==2’b01)DOUT=IN1;()else DOUT=4’hz; al
module triBUS4(IN3,IN2,IN1,IN0,ENA,DOUT); input[3:0] IN3,IN2,IN1,IN0 ; input[1:0] ENA; output[3:0] DOUT; reg[3:0]DOUT; always @(ENA, IN0)if(ENA==2’b00)DOUT=IN0;()else DOUT=4’hz; always @(ENA, IN1)if(ENA==2’b01)DOUT=IN1;()else DOUT=4’hz; always @(ENA, IN2)if(ENA==2’b10)DOUT=IN2;()else DOUT=4’hz; always @(ENA, IN3)if(ENA==2’b11)DOUT=IN3;()else DOUT=4’hz;endmodule该模块实现的是双向端口电路: